背景
携帯機器やセンサーネットワークの利用が広がる中、 バッテリーライフを長期化させるためには低消費エネルギー化が重要です。
こうした機器は同期式回路として設計されていますが、以下のような問題点があります。
クロックツリーにおける消費電力が大きい。
エネルギーの削減は動作速度や供給電圧を変えることによって行うが、 同期式回路の場合、クロックサイクルに制限される。
研究の目的
処理速度の自由度を活かした束データ方式による非同期式回路の低消費エネルギー化を実現する設計手法の開発と評価
束データ方式の非同期式回路の利点
同期式回路はFunctional Unit(FU)の中で最も処理時間が長いFUに基づきクロックサイクルが決定されます。一方、非同期式回路は各FUの処理時間を遅延素子により調整が可能なため、同期式回路に比べて自由度が高いです。
例)
各FUの処理時間次のように仮定;FU0(0.6ns)、FU1(1.0ns)、FU2(0.7ns)。
同期式回路はFU1の処理時間に合わせるためクロックサイクルは1.0nsとなり、データが最初のレジスタから最後のレジスタまで到達するまで3.0ns(1.0ns×3)掛かります。
非同期式回路は各FUの処理時間で動作を可能とするので、2.3ns(0.6ns+1.0ns+0.7ns)となります。
同期式回路でどのくらい速度を変化させるかは、クロック管理機構に依存します。クロック管理機構は、 基本となるクロック周波数を分周、逓倍することによって速度調整を行いますが、分周、逓倍の大きさがあらかじめ 定められています。その分、供給電圧の設定にも制限があります。
同期式回路におけるクロック管理機構は通常オフチップにあるため、調整に時間がかかります。
調整に時間がかかると、その分、供給電圧を低くする時間も限られます。 束データ方式における遅延素子は回路と同じところに配置するため、調整に必要な時間もわずかです。
low energy
サブテーマ
動作合成における低消費エネルギー化
目的
時間制約の下、各演算の開始時間範囲（スラック）を決定し、 スラックを最大限有効利用できるように演算の開始時間を決定したり リソースの割り当てを行います。
スラックを最大限有効利用するとは、時間制約に違反しない範囲で各演算の実行時間を長めに確保できるよう 演算の開始時間を決めるということです。実行時間を長めに確保できれば、低消費電力な低速演算器や低供給電圧に おきかえることによって消費エネルギーを抑えることができます。
以下の技術により各演算のスラックを利用し低消費エネルギー化を行っていきます。
• 最大遅延制約の決定
• オペランドアイソレーションの挿入
設計フロー
本研究の設計フローを以下の図に示します。
入力
• 非同期式RTL
束データ方式による非同期式回路を、Verilog-HDLで記述したものです。各回路部品をモジュールとして記述します。制御回路は、ゲートレベル記述しておきます。遅延素子にはバッファを一つ以上挿入しておきます。
• レイテンシ制約
同期式回路の性能と同等に保つためレイテンシ制約はクロック制約から決定されます。
• リソースライブラリ
各演算器の処理時間と面積の関係を記述します。以下の図は各演算器の面積と処理時間の関係を表したグラフになります。
またグラフより面積削減の効果の高い演算器の順は乗算器、減算器、加算器、比較器となります。
出力
• 最大遅延制約の決定
各パスに最大遅延値を設定するための情報です。本研究では制御回路のパス、データパス、アイドルフェーズ及び制御回路からデータパスへの制御信号に最大遅延制約を与えます。
スラック
スラックとは
演算が終了しなければならない時間から演算が実際にかかる時間の差
同期式回路における各演算のスラックはクロックサイクルとレイテンシ制約に制限されます。一方非同期式回路におっける各演算のスラックはレイテンシ制約のみの制限です。
スラックの計算(非同期式回路)
As Soon As Possible(ASAP)スケジューリングにより演算の開始時間TASAPを求めます。As Late As Possible(ALAP)スケジューリングにより演算の終了しなければならない終了時間TALAPを求めます。演算の処理時間をTprocを求めます。
演算のスラックTSlackは以下の式で定義します。
TSlack = TALAP – TASAP – Tproc
スラックの利用
面積削減の高い演算器から優先にスラックを活用する。つまり最大遅延制約を与え、低速リソースを利用します。また演算器の面積が低くければ、比例てし消費電力も低くなります。
非同期式プロセッサにおける低消費エネルギー化
時間制約の下、各タスクのスラックを決定し、スラックを最大限有効利用できるよう供給電圧を調整したり、 パワーゲーティングを行います。
上記と同様、実行時間を長めに確保できれば、供給電圧を下げたり、パワーゲーティング時間を長くすることによって、 低消費エネルギー化が図れます。供給電圧の低下は、集積回路の動作時の消費エネルギーを削減させる効果があり、一方、 パワーゲーティングは、動作していない部分のリーク電流による消費エネルギーを削減させる効果があります。
消費エネルギーの削減効果を調べるために、VDECで配布しているCADツールを利用して、回路をレイアウト設計（製造の前）まで 行う予定です。また、プロセッサは、低消費エネルギーが必要となる小型マイコン（例えばAtmel AVR）を例に、 評価を行う予定です。